低功耗并行LTE-Turbo译码器的VLSI结构设计及实现

摘要：

针对3GPP LTE标准中的Turbo码,设计了一种基于最大后验概率算法的低功耗并行译码器.根据二次置换多项式交织器的整数数学特性,分解并行处理中每个译码器的交织地址为子码块地址和块内偏移地址,提出一种高效的递归计算子码块交织地址的算法,使得并行度可以为任意值,而不仅仅限于2的幂次；并依此设计了低复杂度的实时递归计算交织器的互连结构,以避免传统实现方法中对交织地址的存储,有效地简化了Turbo译码器本征信息处理的互连网络,减小了实现面积和功耗；最后从结构级进行优化设计,进一步减少面积和功耗.实验结果表明,在40 nm的工艺下,约束工作电压为1.18V、时钟频率为282 MHz,版图实现可以达到130 Mb/s的吞吐量,且功耗仅为107 mW,每次迭代能量效率为0.107 nJ/bit.

关键词：Turbo码、最大后验概率译码器、二次置换多项式交织器、超大规模集成电路

所属期刊栏目：24

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家自然科学基金60971111;国家“九七三”重点基础研究发展计划项目2010CB328300

在线出版日期：2012-12-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：968-974