CSPack:采用CSP图匹配的新型装箱算法

摘要：

现代FPGA芯片可编程单元的日益复杂化对装箱提出了更大挑战,为了使依赖硬件结构的装箱过程不断适应芯片结构变化的过程,提出一种基于CSP图匹配的装箱算法CSPack.用配置库来描述芯片可编程逻辑块的各种电路功能,根据配置库并利用CSP图匹配算法进行电路匹配,找出满足约束的子电路,并以指令的形式将子电路映射到可编程逻辑块内.该算法已经应用于复旦大学自主研发的FPGA芯片FDP2008软件流程的装箱模块中,且针对不同芯片系列只需修改描述芯片功能配置的文件就能实现装箱.实验结果表明,与T-VPack算法相比,CSPack算法在时序性能上提升了6.1%,同时可减少1.4%的芯片占用面积.

关键词：约束满足性问题、图匹配、电路改写、装箱、FPGA

所属期刊栏目：22

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家"八六三"高技术研究发展计划2009AA012201;国家自然科学基金60676020;上海市浦江人才计划2008

在线出版日期：2011-01-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：1998-2003,2012