一种图形加速器和着色器的体系结构

摘要：

为了适应智能手机和网本机对于图形加速器的需求,提出一种二维图形加速器和三维像素着色器的体系结构.该体系结构包括自主设计的VLIW指令集和可重组的数据驱动流水线.针对通常将图像帧划分成多个块,且每块由一个微引擎处理的方法可能造成微引擎的负载不均衡的问题,采用按扫描行分配的并行存储和处理结构,其中每个扫描行的处理任务按照需要动态地分配给微引擎.为了评估和实现该体系结构,建立了性能仿真平台、系统仿真平台和RTL仿真平台,并用C+ +语言编写性能仿真平台评估了该体系结构对性能的影响.模拟实验结果表明,新颖的存储/任务映射方法可以充分地利用处理器资源,降低存储访问的冲突,有利于改善并行处理的可扩展性.文中还讨论了自主设计的图形产生器、图像变换器和VLIW微引擎的结构以及相关的图形硬件加速算法.

关键词：GPU、图形硬件加速器、着色微引擎

所属期刊栏目：22

分类号：TP302.4(计算技术、计算机技术)

在线出版日期：2010-05-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共10页

页码：363-372