面向裕量优化的高效时钟偏差规划和延迟提取

摘要：

为了减少时钟偏差规划所需的时间,提出一种准线性时间复杂度的时钟偏差规划方法.该方法以整数来描述延迟大小的时钟偏差规划算法,限制每次对时钟延迟调整的步进至少为1,降低了算法的时间复杂度;改变了传统的预先生成完整的时序图作为算法输入的流程,采用一种新的增量式延迟提取策略为时钟偏差规划算法提取关键边的权重,减少了生成时序图所需要的时间.实验结果表明,采用文中方法进行时钟偏差规划的效率很高,对包含数千触发器的基准测试电路,其运行时间仅为数十秒.

关键词：时钟偏差规划、时序分析、逻辑综合、时钟树综合

所属期刊栏目：20

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家"八六三"高技术研究发展计划2006AA010202

在线出版日期：2008-11-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：1288-1296