10.3321/j.issn:1003-9775.2006.12.013
三维多分等级树算法的VLSI设计与仿真
提出一种适于RTL综合的VLSI架构,3个链表由片上RAM实现,同时建立输入数据和初始化链表并行执行的模式.给出3个链表扫描和幅度细化的控制器及相应的有限状态机,并对其操作流程进行形式化的描述.最后对三维多分等级树的硬件模型进行了综合与仿真.仿真实验证明,该设计方法正确有效,在FPGA上工作频率达58MHz,满足视频编码器的实时性要求.
三维多分等级树、VLSI架构、RTL综合、并行执行、有限状态机
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TP3(计算技术、计算机技术)
国防微电子预研项目41308010408
2006-12-28(万方平台首次上网日期,不代表论文的发表时间)
共5页
1867-1871