VLSI晶体管级时延模拟方法

摘要：

提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行了改良,以达到精确计算沟道电流的目的.该方法通过改良的节点分析方程(MNA)计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间.所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数(如沟道长度、宽度或阈值电压VT0)改变后,模拟器可以快速地计算出新的逻辑门输出波形.基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性.实验结果表明:该方法模拟效率高,模拟一个逻辑门平均仅需1.0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5.04%,平均误差为2.68%.

关键词：VLSI、纳米工艺、晶体管级、静态时延分析

所属期刊栏目：18

分类号：TP3(计算技术、计算机技术)

资助基金：国家自然科学基金60476014;中国科学院重点实验室基金

在线出版日期：2006-12-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：1855-1860