一种带时延约束的FPGA布局算法

摘要：

基于SRAM编程结构的FPGA由于编程MOS管的导通电阻,与ASIC相比连线时延较大,为使电路能正常工作,很多情况下设计者必须对电路中某些路径的延迟作出限制.例如,对某些关键路径,要求时延小于某个值;或对一组路径,要求其中任意2条路径的时延差不能大于某个值.提出的一种能考虑这些时间约束条件的FPGA模拟退火布局算法--PTCP,用约束条件指导模拟退火的方向.为了提高实现约束条件的成功率和获得更优化的结果,在模拟退火过程中,不是按常规单向降低温度,而是在适当的时刻提高温度,反复退火.最后,给出了实例证明PTCP算法的有效性.

关键词：FPGA、布局、时延约束

所属期刊栏目：11

分类号：TP3(计算技术、计算机技术)

资助基金：国家科技攻关项目96-738-01-09-01

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：304-308