数字前端功耗降低方法的仿真研究

摘要：

数字前端是当前移动通信的研究热点,由于传送的信号是一种高频率,宽频带的动态信号,模拟前端信息处理方法不适合,且传统不均匀采样信号处理方法生成多个同频率不同相位的时钟信号,导致数字前端功率消耗较大.为了降低数字前端功率消耗,结合可编程逻辑器件(FPGA)的特有结构,设计了一种随机时钟产生模块,并利用所产生的随机时钟作为数字前端中模数转换器(ADC)的工作时钟频率,以产生不均匀采样ADC,从而有效地降低数字前端的功率消耗.仿真结果表明,所设计的FPGA模块能够产生随机性很好的时钟信号,且优于现有的设计方法,证明随机性越大的时钟信号能有效降低数字前端的功率消耗,为通信前端设计提供了依据.

关键词：随机时钟、可编程逻辑器件、数字前端、数模转换器

所属期刊栏目：28

分类号：TN802(无线电设备、电信设备)

资助基金：广东省产学研项目2008 B09050254;广东省信产厅项目GDIID2008IS007

在线出版日期：2012-04-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：100-102,167