常系数乘法器的VLSI高效设计

摘要：

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术.介绍了一种基于二进制补码数实现CSD编码的转换算法.通过采用多种优化技术,提出了基于CSD编码技术的常系数乘法器的VLSI高效设计.采用Verilog硬件描述语言实现了一组小波滤波器的乘法单元的RTL描述,在Xilinx ISE4.1环境下对设计进行了功能仿真、综合和FPGA原型实现.

关键词：常系数乘法器、正则符号数、VLSI、FPGA

分类号：TP3(计算技术、计算机技术)

在线出版日期：2004-07-31（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：37-38,42