基于FPGA的卷积码分组译码方法
针对传统Viterbi译码方法硬件资源开销大、译码速度低的缺点提出了基于FPGA的卷积码分组译码方法.该方法将待译码数据分成若干组,充分考虑前后分组间的相互影响并分别进行译码,综合考虑每个分组的译码结果后得到最终的译码输出.研究表明:在相同的回溯深度下,该方法与传统的Viterbi译码方法相比,减少了硬件设计的逻辑门数量,提高了系统译码速度.
信息处理技术、FPGA、卷积码、分组译码
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TN911.22
总装备部预先研究项目
2016-05-17(万方平台首次上网日期,不代表论文的发表时间)
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