基于Verilog的随机时钟误差测试平台设计

摘要：

结合视频模式识别模块的仿真验证,介绍了一种基于Verilog的随机时钟误差测试平台的设计方法.利用Verilog提供的随机数生成函数,并对其加以改进,生成一组近似高斯分布的随机向量,仿效输入信号的真实行为对模块进行仿真.实验结果表明:该方法较好地验证了时钟抖动及信号间随机相位偏差对设计的影响,可用于一些需要进行随机测试的仿真验证中.

关键词：电子技术、测试平台、时钟抖动、相位偏差、伪随机测试

所属期刊栏目：37

分类号：TN407(微电子学、集成电路（IC）)

资助基金：天津市科委科技重点攻关基金043184511

在线出版日期：2007-06-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：667-671