基于FPGA的三相锁相环的优化设计方案

摘要：

提出了一种基于可编程逻辑门阵列(FPGA)的适用于电力系统的三相锁相环(PLL)的优化设计与实现方案.首先介绍了包括鉴相器、环路滤波器和压控振荡器等在内的锁相环基本结构和工作原理,然后利用模块化的设计方法利用VHDL语言设计了这些模块.为了尽量节省逻辑资源,在利用FPGA实现该锁相环的过程中,采用了面积共享的优化设计方案:同时提出了一种新的正弦函数产生方法,该方法将CORDIC算法和查表法相结合,这样既保证了数值的精度,又提高了运算速度.该锁相环在Altera公司Cyclone EP1C12Q240C8芯片上得到了验证.验证结果表明,最终优化设计后的三相锁相环大大减少了逻辑资源的使用量,能够很好地跟踪系统频率的变化并锁住基波相位.

关键词：锁相环、CORDIC、FPGA、变换器、控制器

所属期刊栏目：37

分类号：TM46;TM921.5(变压器、变流器及电抗器)

资助基金：北京市科技新星基金项目2006B58

在线出版日期：2009-06-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：98-101,110