10.3969/j.issn.1672-9730.2015.09.019
基于 FPGA 的高速并行数据传输系统
该系统以 FPGA 为核心,通过两个彼此独立的 FPGA 核心板构成高速并行数据传输系统的发送端和接收端。传输协议采用12bit 有效数据带宽、5位循环冗余码进行校验编码(CRC),总线传输速率可达24Mbps 以上。接收端成功接收完数据后可通过液晶屏显示数据内容,通过 RS232总线上传至 PC 机进行分析,传输速率9600bps 。传输过程中通过核心板上的 LED 指示灯指示传输线路状态。整个系统模块化程度好、集成度高,充分发挥单片机灵活实用的特点和运算速度快的优势。
FPGA、校验编码、并行传输、RS232
TP274.2(自动化技术及设备)
2015-10-12(万方平台首次上网日期,不代表论文的发表时间)
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