FPGA设计视时序为一切

摘要：

当FPGA设计无法满足时序性能目标时,其原因可能并不明显.解决方案不仅取决于FPGA实现工具为满足时序要求而优化设计的能力,还取决于设计人员指定前方目标,诊断并隔离下游时序问题的能力.目前,设计人员掌握了一些使用技巧,可以帮助您设置时钟.通过Synopsys Synplify Premier等工具正确设置时序约束,然后调整参数,以满足赛灵思FPGA设计的性能目标.

机标关键词：fpga设计

分类号：TN919.81;TP391.41;TN431.2

在线出版日期：2015-01-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：43-46