低功耗H.264Baseline解石码IP核设计

摘要：

采用环形码流缓冲结构、首"l"检测方法和优先级非均匀分割技术,设计一款低功耗H.264 Baseline视频解码IP核,并对该IP核进行了软件仿真和现场可编程门阵列(FPGA)验证.结果表明,该IP核的功耗为918 μW,降低了44%,H.264/AVC Baseline QCIF解码速度达到30帧·s-1,可满足实时解码需求.

关键词：H.264解码器、IP核、低功耗、现场可编程门阵列

所属期刊栏目：32

分类号：TN764;TN919.81(基本电子电路)

资助基金：福建省自然科学基金资助项目T0850005;福建省厦门市科技计划项目3502Z20080010

在线出版日期：2011-08-12（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：280-283