低密度奇偶校验码在数字信号处理器上的实现
研究低密度奇偶校验码(LDPC)的数字信号处理实现,并采用TMS320C5409DSP芯片进行算法实现.优化和积算法中的具体运算,调整译码顺序,将硬判决放入变量节点中运算,校验和放入校验节点运算中,避免重复寻址,给出与现场可编程门阵列的通信方法.在时钟频率为20 MHz,译码迭代次数为10次时,测试得到的速率为20.4 kbit·s~(-1).
低密度奇偶校验码、数字信号处理器、译码、校验
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TN911.72
华侨大学科研基金资助项目08HZR15
2010-04-28(万方平台首次上网日期,不代表论文的发表时间)
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