一种用于IP包差错控制的RS译码器及其FPGA实现

摘要：

为了减少RS译码器所占用的现场可编程门阵列(FPGA)资源,研究了RS码的译码算法.提出了使用Actel公司的ProASICPLUs系列芯片实现IP包差错控制系统中RS码的译码方案,采用码型RS(100,81)进行纠错.同时结合大运算量环节,描述了利用改进的BM算法实现译码功能的具体方案,该方案相对于传统的方案更能节约资源.实验表明,该译码器完成了IP包差错控制的要求,译码器输入码流速率可达30Mbit/s.最后介绍了ProASICPLUs系列芯片的基本结构特点及用FPGA实现的关键技术.

关键词：IP包、RS码、译码器、改进的BM算法、现场可编程门阵列

所属期刊栏目：32

分类号：TN911.22

资助基金：中国电子科技集团公司资助项目

在线出版日期：2005-01-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：66-69