异步FIFO设计

摘要：

为了解决数字系统中多个时钟不协调的问题,采用可编程逻辑器件为平台设计了一款异步先进先出的数据缓存器,通过使用格雷码编码方式使得亚稳态发生的概率降到最低,最后使用Verilog HDL硬件描述语言在QuartusⅡ软件中仿真验证.

关键词：异步、先进先出、亚稳态、格雷码

所属期刊栏目：30

分类号：TP391.8(计算技术、计算机技术)

资助基金：渭南师范学院教育教学改革研究项目JG201155

在线出版日期：2012-04-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：97-99