应用于有源相控阵的锁相环分频器设计

摘要：

文章基于130 nm SiGe BiCMOS工艺设计实现了一种1×7的二分频器链,链路前四级采用电流型逻辑(current mode logic,CML)实现,后三级采用电压型逻辑(voltage mode logic,VML)实现;并设计了电平转换模块,解决2种形式电路匹配问题,实现链路前后的级联.此外完成了分频器链的版图设计,尺寸为1146×647μm2,并对分频器进行仿真实验,在20 G Hz的输入信号下,得到156.25 M Hz的信号输出,实现128分频.最后进行系统仿真,将该分频器链应用到锁相环(phase locked loop,PLL)系统的反馈回路中,当输入参考信号为156.25 M Hz时,经过400 ns后PLL进入锁定状态,输出信号频率为20 GHz,实现了128倍的频率放大.

关键词：锁相环(PLL);分频器;压控振荡器(VCO);鉴频鉴相器(PFD);电荷泵(CP)

所属期刊栏目：45

分类号：TN911.8

资助基金：国家自然科学基金;安徽省自然科学基金资助项目;教育部新世纪优秀人才支持计划

在线出版日期：2022-03-14（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：203-207