通信系统中小型化频率合成器设计

摘要：

文章针对通信接收机小型化的要求提出了一种接收机频率源的设计思路,采用TSMC 0.18μm 1P6M混合信号工艺设计锁相环(phase locked loop,PLL)电路结构,设计了一种具有快速锁定时间、较宽频率调谐范围、低相位噪声的电荷泵锁相环(charge pump phase locked loop,CPPLL).使用Cadence Spectre对电路进行仿真,电路整体具有在输入参考频率23～600 M Hz之间产生1.92～2.62 G Hz的时钟信号功能.在中心频率2.3 G Hz、偏移载波频率10 M Hz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz.进行版图设计后,对电路进行验证,设计出小型化频率合成器芯片.

关键词：锁相环(PLL)、压控振荡器、相位噪声、小型化、系统级芯片(SoC)

所属期刊栏目：42

分类号：TN74(基本电子电路)

资助基金：中电科机载雷达 TR组件资助项目SW357X

在线出版日期：2019-09-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：1089-1094