基于Verilog HDL设计线性分组编译码器

摘要：

针对传统电路图法设计复杂数字系统的周期长,需要专门的设计工具,需手工布线的缺陷,阐述了用Verilog HDL输入法在设计复杂电路方面的优势.并以线性分组码编译码器的具体设计实现说明了Verilog HDL设计的程序结构清晰,无需考虑具体电路的实现,大大减少了设计人员的工作量,提高了设计的准确性和效率.

关键词：Verilog HDL、自底向上、自顶向下、线性分组码编译码器

所属期刊栏目：12

分类号：TP331.2(计算技术、计算机技术)

在线出版日期：2007-08-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：55-57,61