1GSPS高速数据采集时钟系统的设计

摘要：

利用FPGA内部的锁相环进行1GSPS数据采集时钟系统的设计,提出了一种分相多路时钟的设计方法,并对设计方案进行仿真分析.设计方案合理利用可编程逻辑器件的内部资源,在不增加系统硬件成本的前提下,可以将设计方案灵活组态为双通道500MHz、4通道250MHz或8通道125MHz采样率的数据采集时钟系统.该时钟系统实现了外部时钟的片内管理,简化外部时钟电路和PCB电路板的设计.该项技术已成功应用到1GSPS数据采集系统中.

关键词：数据采集、PFGA、锁相环、时钟

所属期刊栏目：12

分类号：TP274(自动化技术及设备)

在线出版日期：2007-08-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：36-39