10.3969/j.issn.1006-3080.2004.06.029
一种高速全加器运算单元
对集成芯片中一种常用单元电路--全加器,进行了结构和时延性能分析.通过运用布尔代数基本定律、定理,对全加器和函数进行全面处理,提取和函数最优化函数式.根据优化函数式,设计了高速全加器单元电路.这种电路与传统全加器单元电路相比,不仅结构简单,有利于集成,同时,由于电路传输延迟时间小,运算速度快.
全加器、和函数、优化函数式、单元电路、传输延迟时间
30
TN401(微电子学、集成电路(IC))
安徽省教育厅自然科学基金2004Kj038
2005-01-20(万方平台首次上网日期,不代表论文的发表时间)
共3页
731-733