系统芯片 IDDQ 可测试设计规则和方法

摘要：

目的为了使 IDDQ 测试方法对 SOC(系统芯片)IC 能继续适用, 必须实现 SOC IDDQ 的可测试性设计, 解决因 SOC 设计的规模增大引起漏电升高问题. 方法传统的电路分块测试方法存在需要增加引腿代价, 因此是不实际的. 本文提出了一种通过 JTAG 边界扫描控制各个内核电源的 SOC IDDQ 可测试设计方法. 结果实验表明该设计不要求专门的控制引腿, 硬件代价是可忽略的. 结论本文提出的方法可有效地用于系统芯片的 IDDQ 测试.

关键词：系统芯片、可测试性设计、内核、IDDQ 测试

所属期刊栏目：16

分类号：TN407(微电子学、集成电路（IC）)

在线出版日期：2004-01-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：162-166