10.3969/j.issn.1000-2375.2009.04.008
超前滞后型数字锁相环LL-DPLL在FPGA/CPLD中的实现
研究超前滞后型数字锁相环的系统原理.讨论了数字信号在3个功能模块超前滞后的原理,给出了它们在FPGA/CPLD中实现的方式,为需要全数字锁相环控制的设备提供了一种可行的电路设计方案.
数字锁相环、FPGA/CPLD、数字鉴相器、数字环路滤波器、数控振荡器
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TN801(无线电设备、电信设备)
2010-03-08(万方平台首次上网日期,不代表论文的发表时间)
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