基于FPGA的可配置时序信号发生系统设计

摘要：

为了满足测试环节对特殊时序信号的要求,设计了一种可配置时序信号发生系统,可实现多路时序信号的输出.该时序信号发生系统由上位机和下位机两部分组成,上位机软件对输出的时序信号进行配置,下位机采用STM32+FPGA相结合的硬件结构,实现配置后的多路时序信号输出.由于下位机的STM32芯片与FPGA采用两个不同的时钟,因此在FPGA内使用异步FIFO实现与S T M 32芯片的数据通信,有效实现了两者之间的并行数据传输.

关键词：时序信号、FPGA、STM32、FIFO

所属期刊栏目：36

分类号：TN784(基本电子电路)

在线出版日期：2017-12-01（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：107-109