基于FPGA的DDR存储器突发读取设计技术

摘要：

针对大规模采集数据读取时间较长的问题,特别是PCI总线接口的微处理器,采用单周期读取方式时,将会严重影响采集数据的实时处理.通过在FPGA中设计PCI接口控制器和DDR控制器,将PCI总线接口协议转换到内部自定义局部总线,采用双端口FIFO作为时序同步控制缓冲器,同步内部局部总线和DDR控制器,从而解决了微处理器对DDR存储器突发读取的时序同步问题,实现了大规模采集数据的快速上传.

关键词：DDR存储器、PCI总线、时钟同步、DDR控制器

所属期刊栏目：35

分类号：TN2(光电子技术、激光技术)

在线出版日期：2016-09-06（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：51-54