基于FPGA-IP Core的64阶FIR滤波器的设计

摘要：

在电子信息技术迅猛发展的当代,基于专用集成芯片的传统模拟开发模式已渐渐不能跟上无线电通信技术的前进脚步,宽带化和数字化成为时下电子技术的主流[1].本设计充分利用FPGA的强大功能及有限冲击波响应线性相位的优势,在ISE软件环境下,通过Verilog HDL这款硬件描述语言来进行高速FIR数字滤波器的逻辑设计.仿真结果表明结果符合理论期望值,验证了此种优化的滤波器方法先进、工作速度快,更能大大地节省硬件资源,所以总体性能优于传统方式的FIR滤波器.

关键词：数字滤波器、FIR滤波算法、Verilog HDL、现场可编辑门阵列(FPGA)、ISE

所属期刊栏目：32

分类号：TN713+.7(基本电子电路)

在线出版日期：2013-06-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：58-62