基于边界扫描的S-P低功耗测试结构设计

摘要：

边界扫描技术的提出给集成电路的测试带来极大方便,但集成电路随着半导体技术的发展变得越来越复杂,导致测试功耗迅速提高,对芯片造成一定甚至不可挽回的影响.为降低测试功耗,本文深入研究边界扫描原理,通过理论分析及计算,提出了串并转换(serial-parallel conversion,S-P)测试结构,在保证故障覆盖率的前提下有效的减少了位通过率RBP(rate of bite propagation),与传统结构相比该测试结构可使位通过率降低90％以上,从而有效的降低了测试功耗中的动态功耗.

关键词：边界扫描、测试结构、位通过率、低功耗、动态功耗

分类号：TN402(微电子学、集成电路（IC）)

在线出版日期：2013-03-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：29-32