10.3969/j.issn.1002-8978.2010.04.018
基于SoC规范的存储器内建自测试设计与对比分析
集成电路深亚微米工艺技术和设计技术的迅速发展使得SoC存储器的测试问题日益成为制约其技术发展的"瓶颈".为解决SoC中存储器走线和多IP核测试等问题,本文从嵌入式核测试标准IEEE P1500出发,采用了基于该规范的专用硬件方式内建自测试的设计及实现方法,并通过与传统的存储器内建自测试结构进行比较和分析,证明了基于该规范的内建自测试方案可以在满足功耗约束下减少走线,实现多IP核测试.
片上系统、P1500、内建自测试、封装器
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TN710.9(基本电子电路)
2010-09-03(万方平台首次上网日期,不代表论文的发表时间)
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