10.3969/j.issn.1002-8978.2008.02.006
可任意设定计算精度的整数除法器的VHDL设计
提出了十进制整数除法的VHDL设计方法.运用有限状态机,通过移位,循环减法,能高速地实现整数除法运算,并能预定计算精度.如果系统时钟为50 MHz,进行10位有效位数的十进制除法,其最长运算时间为2.2 μs.
整数除法、VHDL、有限状态机、精度
27
TP791(遥感技术)
2008-05-19(万方平台首次上网日期,不代表论文的发表时间)
共3页
16-18
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10.3969/j.issn.1002-8978.2008.02.006
整数除法、VHDL、有限状态机、精度
27
TP791(遥感技术)
2008-05-19(万方平台首次上网日期,不代表论文的发表时间)
共3页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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