高速数据采集系统中时钟的设计

摘要：

本文介绍在采用分相多路数字化技术的高速数据采集系统中,等相位差同频率时钟的的设计重点.讨论高频系统中时钟参数对系统性能的影响,提出利用FPGA内部的锁相环PLL产生时钟信号的设计方案,消除时钟抖动、减小相位噪声.文中给出数据采集系统的一种时钟设计实例,并对设计方案进行仿真分析,可以应用于最高实时采样率800MHz数据采集系统中.

关键词：高速数据采集、时钟、PLL、PFGA

所属期刊栏目：25

分类号：TP3(计算技术、计算机技术)

在线出版日期：2006-11-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：12-15