10.3969/j.issn.1671-7597.2010.20.076
0.5 um CMOS工艺下GCNMOSESD保护电路设计
分析GCNMOS的特点和工作机理,设计一种基于CSMC 0.5um 2P3M CMOS工艺下改进的ESD保护电路,并对版图设计进行了优化.测试结果表明,芯片的抗ESD能力达到3600V,实现了对芯片的全方位ESD保护.
ESD、HBM、GCNMOS、版图优化
TN4(微电子学、集成电路(IC))
贵州大学研究生创新基金
2011-02-23(万方平台首次上网日期,不代表论文的发表时间)
共2页
103,93