符合JESD204B协议的传输层电路设计

摘要：

为了匹配实际应用中链路工作模式,在深入理解JESD204B协议理论的基础上,设计了一种通用的传输层电路,采用三级映射结构实现发送端、接收端传输层的组帧、解帧功能,建立Verilog编译模拟器(VCS)验证平台进行功能验证.仿真结果表明:该电路能够按照设定的链路工作模式完成采样数据与帧格式数据间的转换,实现组帧与解帧功能;基于65 nm标准工艺库综合评估,电路单通道时钟最高频率为1.25 GHz,能够达到协议支持的最高传输速度12.5 Gb/s.

关键词：JESD204B协议;传输层;组帧;解帧;Verilog设计

所属期刊栏目：46

分类号：TN47(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61704161

在线出版日期：2022-02-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：86-90