SDH中E1支路的去同步电路设计

摘要：

在同步数字体系(SDH)中,定位过程中的指针调整会使输出信号产生较大的抖动,为保证信号的质量,提出一种用于SDH中E1支路接收端的去同步电路.该电路由自适应滤波器和中等带宽的二阶数字锁相环(PLL)组成.PLL中的数控振荡器由串行累加器和双模分频器组成,采用鉴频鉴相并置的方法,并使用了数字滤波器.通过建立数学模型,对其工作过程及输出抖动进行分析.实验结果表明其性能指标可以满足ITU-T的相关标准.

关键词：同步数字体系、自适应滤波器、数字锁相环、抖动

所属期刊栏目：44

分类号：TN492(微电子学、集成电路（IC）)

资助基金：国家自然科学基金资助项目;西安邮电大学研究生创新基金资助项目

在线出版日期：2020-06-08（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：31-34