10.13921/j.cnki.issn1002-5561.2016.07.007
基于FPGA的E1时钟恢复方案的设计和实现
提出了一种利用FPGA来实现的E1时钟恢复方案.根据E1数据帧的特点,设计了FPGA内部的数字锁相环.通过对传统数字锁相环的鉴相器进行改进,设计基于FIFO的积分型采样鉴相器.进行了误码测试和输入口允许频偏测试,测试结果表明恢复出的E1信号满足相关标准要求.
E1、FPGA、数字锁相环、时钟恢复
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TN432(微电子学、集成电路(IC))
中国电子科技集团公司创新基金项目20120208
2016-10-13(万方平台首次上网日期,不代表论文的发表时间)
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