一种新的8B/10B编解码设计

摘要：

在分析8B/10B编解码规则和输入信号与对应数据间逻辑关系的基础上,提出了一种新的编解码和游程值计算方法,完成了编解码电路的可综合Verilog HDL语言设计,并在Quartus Ⅱ和ModelSim软件环境下实现了电路综合及仿真.仿真结果表明,该方法与现有8B/10B编解码方案相比,最大工作频率显著提高,资源占用相对较少且可靠性得到增强.

关键词：8B/10B、Verilog HDL、FPGA

所属期刊栏目：36

分类号：TN76(基本电子电路)

资助基金：南通大学"创新人才基金"资助;南通市应用研究计划项目BK2012019

在线出版日期：2013-04-09（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：52-54