一种快速同步的时钟数据恢复电路的设计实现

摘要：

时钟数据恢复(CDR)电路是通信传输设备中的重要部分,对于突发式的接收,基于锁相环的传统的CDR往往不能满足其快速同步的要求.对此,文章采用过采样方式基于FPGA设计实现了一种全数字化的155.52Mb/s下的CDR电路.理论分析、仿真和实验测试结果表明,该CDR电路可以有效地对相位变化实现快速同步,有很大的捕捉范围,且系统较锁相环便于集成.

关键词：CDR、过采样、快速同步、FPGA

所属期刊栏目：31

分类号：TN929.11

在线出版日期：2007-03-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：52-54