10.3969/j.issn.1002-5561.2006.02.007
万兆以太网中64B/66B编解码的硬件实现方法
研究万兆以太网中的64B/66B的编解码规则及其内在的特性,提出了一种基于查找表和逻辑运算相结合的64B/66B编解码实现方法,具有使用资源少、编解码速度快、可靠性强等特点.该方法使用硬件描述语言Verilog HDL来实现64B/66B编解码的描述,通过Xilinx的FPGA器件进行仿真和综合,实现了具体的硬件电路,并且下载验证了该设计方法的有效性和可行性.不同速率的高速64B/66B编解码模块或芯片的设计可以采用该方法来实现.
万兆以太网、64B/66B码、编码、解码
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TN929.11
广西新世纪十百千人才工程基金0575094;广西教育厅科研项目
2006-04-13(万方平台首次上网日期,不代表论文的发表时间)
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