10.3969/j.issn.1002-5561.2005.10.022
Viterbi译码器的FPGA实现
详细分析了(2,1,6)Viterbi译码器的实现结构,提出了基于模块化并行算法构建Viterbi译码器,并利用Verilog在XilinxISE6.2中进行了建模仿真和综合,实验结果表明采用该结构体系,不仅降低了Viterbi译码器实现的复杂度,而且较好地均衡了面积和速度相互制约的矛盾.
IEEE802.11a、FPGA、Viterbi译码器
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TN762;TN919.3+2(基本电子电路)
2005-11-17(万方平台首次上网日期,不代表论文的发表时间)
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