一种延时自校准数字时间转换器电路设计

摘要：

为了校准由于工艺波动导致的数字时间转换器输出延时变化,提出了一种新型的自校准数字时间转换电路.电路由放大器、钟控比较器、数字时间转换器、时间电压转换电路及逻辑控制电路构成.校准电路在数字时间转换器每级延时单元增加电容阵列进行最大延时校准,通过时间电压转换电路将信号最大输出延时转换为电压,再将转换电压与校准电压的差值进行放大,放大后的结果经过比较器进行比较,比较结果通过控制电路调整延时单元负载电容大小,从而精确调整数字时间转换器的最大延迟,实现了数字时间转换器最大输出延时的自适应校准.数字时间转换器基于40 nm CMOS工艺设计,电源电压为1 V,输入时钟最高为200 MHz,在校准电压为650～860 mV范围内,实现了0.578～1.466 ns的数字时间转换器的最大输出延时校准,校准误差不超过1.25％.

关键词：数字时间转换器;时间电压转换电路;鉴频鉴相器;自适应校准;控制逻辑

所属期刊栏目：41

分类号：TN303(半导体技术)

资助基金：广西无线宽带通信与信号处理重点实验室主任基金;桂林电子科技大学研究生教育创新计划

在线出版日期：2021-12-20（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：280-285