基于FPGA的多码率卷积编码器设计与实现

摘要：

为纠正信号在无线信道中由于噪声和干扰产生的误码,采用具有良好信道纠错能力的卷积编码作为信道编码,设计了一种多码率卷积码的编码方法.给出多码率编码器的MATLAB算法,并利用Verilog HDL硬件描述语言完成多码率卷积编码器的FPGA设计,在Isim软件上实现时序仿真验证,并在Spartan-6系列XC6SLX45CSG324 FPGA芯片上完成了多码率卷积编码器的硬件调试.测试结果表明,多码率卷积编码器可以根据无线信道的状态来选择编码速率,并且能应用于实际项目中.

关键词：多码率卷积编码、现场可编程阵列、信道编码

所属期刊栏目：40

分类号：TN914

资助基金：广西精密导航技术与应用重点实验室基金;桂林电子科技大学研究生教育创新计划

在线出版日期：2020-09-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：18-21