空时分组码及其FPGA设计

摘要：

　　对空时分组码的编译码原理及其算法进行了分析。在此基础上，基于QuartusII8.0平台下，提出了QPSK调制下两发两收的空时分组码编译码的总体设计方案，并用Verilog HDL语言进行硬件设计。在此基础上，文章对各个模块进行了详细设计，并对采用QPSK调制的最大似然译码算法进行了简化。为了验证设计方案的可靠性，文章结合Matlab构造的衰落信道搭建了测试平台，测试结果表明该方案能实现空时分组码编译码功能。

关键词：MIMO、空时分组码、FPGA

分类号：TP3;TN9

资助基金：重庆市教委科研项目KJ090513；重庆邮电大学研究生教育创新计划重点项目Y201019

在线出版日期：2013-08-25（万方平台首次上网日期，不代表论文的发表时间）

页数：共6页

页码：61-65,69