循环冗余校验码并行算法的FPGA实现

摘要：

通过对CRC(循环冗余校验)码本身特点的观察与分析,推导出并行算法的逻辑关系,并利用VHDL语言设计一个CRC(24,8)码编码器,在QuartusⅡ平台下给出了该编码器的仿真结果,仿真结果表明与串行算法相比并行算法提高了校验速率.

关键词：CRC、并行、VHDL

所属期刊栏目：28

分类号：TN91

在线出版日期：2008-05-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：57-59,63