基于单调排序与并行选择的连续删除堆栈译码器的硬件实现

摘要：

极化码得益于其较低的复杂度和灵活的构造,成为了当今最为流行的信道编码方式.然而,与其他信道编码的译码算法相比,极化码中的连续删除(Successive Cancellation,SC)译码算法的性能较差.为了解决这一问题,连续删除列表(Successive Cancellation List,SCL)、连续删除堆栈(Successive Cancellation Stack,SCS)等基于连续删除译码的改进算法问世,并显著地改善了其纠错性能.其中,连续删除堆栈译码算法是以更高的复杂度为代价的,特别是在路径选择过程中.本文提出了一种新型的路径选择硬件架构,该架构通过对路径信息分组存储,用分组单调排序与并行比较相结合的策略进行最优路径选择,降低了硬件资源消耗的同时提高了路径选择的硬件效率.最后在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现了该架构,硬件实现结果验证了本文提出的架构与现有的SCS译码器拥有相近的纠错性能的同时,整体资源开销在查找表(Look Up Table,LUT)、寄存器(Register)和块随机存储器(Block Random Access Memory,BRAM)上分别减少了24.06%,56.42%和39.29%,吞吐率提高了24.38%.

关键词：信道编码、极化码、连续删除译码、现场可编程门阵列

所属期刊栏目：41

分类号：TN929.5

资助基金：国家自然科学基金;广东省重点领域研发计划项目;广州市基础与应用基础研究项目;广东省自然科学基金资助面上项目

在线出版日期：2024-02-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共9页

页码：101-109