10.3969/j.issn.1003-501X.2001.03.018
弱对偶基下比特并行RS编码器的设计
讨论了高速RS码编码器的设计问题。研究了有限域元素在弱对偶基(WDB)下的表示,基于弱对偶基下的最优弱对偶基的计算方法,给出了有限域比特并行乘法器的设计过程,并且利用这样的乘法器构成了广泛应用的RS(255,223)码的编码器。RS(255,223)码的编码器的复杂度定量的分析结果表明:弱对偶基下比特并行乘法器设计复杂度降低,便于 VLSI实现。编码器的数据吞吐率可达较高值,有利于高速应用场合。
RS编码器、弱对偶基、比特并行
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TN762(基本电子电路)
国家高技术研究发展计划863计划
2004-01-08(万方平台首次上网日期,不代表论文的发表时间)
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