一种10Gb/s超低抖动时钟数据恢复电路的设计

摘要：

在高速信号传输过程中,传输速率的加快会导致数据的误码率以及时钟抖动不断加大,甚至会造成接收端数据出错.为了减少时钟抖动对接收端数据恢复造成的不利影响,提出一种10 Gb/s超低抖动时钟数据恢复电路.引入了数据同步器来减小正交参考时钟与输入数据间的相位差.与此同时,采用频率裁决单元来缩小两者的频率差,使输入数据与参考时钟在频率和相位上拥有较高匹配度.电路采用了台积电(TSMC)40 nm CMOS工艺,通过加入伪随机数据编码(PRBS31)进行仿真测试,接收端误码率小于10-12,总功耗为134 mW,恢复出的数据对应的时钟抖动峰值为6.94 ps.相比于传统的时钟数据恢复电路,该电路还考虑了外部输入数据的消抖,可以运用于数据接收端来恢复数据传输速率较高(8.3～10.0 Gb/s)的数据时钟.

关键词：时钟数据恢复电路、半速率鉴相器、锁相环、抖动

所属期刊栏目：39

分类号：TN402(微电子学、集成电路（IC）)

资助基金：国家自然科学基金6196030049

在线出版日期：2021-01-11（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：89-95,100