一种用于Σ-ΔADC的低功耗数字抽取滤波器

摘要：

设计了一种适用于Σ-ΔADC(模数转换器)的低功耗数字抽取滤波器.该数字抽取滤波器采用三级结构实现,分别是CIC滤波器、补偿滤波器和半带滤波器.在设计中,运用Noble恒等式原理、多相分解技术和CSD编码技术,初步降低了滤波器的功耗;根据补偿滤波器和半带滤波器长度的奇偶性和系数的对称性,提出一种奇偶优化法再次优化滤波器结构,进一步降低了整个滤波器的功耗,从而实现低功耗的目的.本设计基于110 nm CMOS工艺,在10MHz采样频率、5 kHz正弦输入信号频率和256倍降采样率的情况下进行仿真.后仿真结果表明,滤波器的信噪失真比(SNDR)为91.5 dB,无杂散动态范围(SFDR)为97.0 dB,有效位数(ENOB)达到14.91 bit.在1.5 V电源电压下,数字电路(带SPI)的面积约为0.31 mm×0.81 mm,总功耗仅为376μW.

关键词：Σ-ΔADC、低功耗、数字抽取滤波器、多相分解、系数对称、奇偶优化法

所属期刊栏目：36

分类号：TN492(微电子学、集成电路（IC）)

资助基金：国家自然科学基金资助61274043;国家自然科学基金资助62173010;湖南省自然科学杰出青年基金资助2015JJ1014

在线出版日期：2017-12-01（万方平台首次上网日期，不代表论文的发表时间）

页数：共8页

页码：52-59