外延CeO2高k栅介质层的结构及介电性能

摘要：

利用脉冲激光沉积两步生长法在Si(111)衬底上制备了厚度为10～40nm的外延CeO<,2>薄膜,构建了Pt/CeO<,2>/Si MOS结构.研究了CeO<,2>薄膜的界面及介电性能,实验发现,界面处存在的电荷对MOS结构C-V特性的测量有较大影响,采用两步生长法制备的外延CeO<,2>薄膜在保持较大介电常数的同时有效降低了界面态密度.由等效氧化物厚度一物理厚度曲线得出CeO<,2>薄膜的介电常数为37;根据Hill-Coleman法计算出CeO<,2>薄膜界面态密度为10<,12>量级.

关键词：硅衬底外延CeO2薄膜、高k栅介质层、介电性能

所属期刊栏目：30

分类号：TN384(半导体技术)

资助基金：国家自然科学基金资助项目11074063;河北省教育厅科学研究计划资助项目2007416;河北省科学技术厅科学技术研究与发展指导计划资助项目07215154;河北大学博士基金资助项目y2006091,y2007091;河北省应用基础研究计划重点基础研究资助项目10963525D

在线出版日期：2011-06-23（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：32-35