FPU加法器的设计与实现

摘要：

浮点运算器的核心运算部件是浮点加法器，它是实现浮点指令各种运算的基础，其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法，通过VHDL语言在QuartusⅡ中进行设计和验证，此加法器通过状态机控制运算，有效地降低了功耗，提高了速度，改善了性能。

关键词：浮点运算、加法器、设计、VHDL、状态机

所属期刊栏目：20

分类号：TP332(计算技术、计算机技术)

资助基金：商洛学院科研基金项目09SKY004

在线出版日期：2012-08-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：13-15,20